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Die Herausforderung der digitalen Ingenieurtechnik

Die digitale Ingenieurtechnik ist ein wesentlicher Bestandteil der digitalen Transformation. Für viele Organisationen ist sie jedoch in Bezug auf den Geschäftswert ein Rätsel. Ein Teil des Problems ist der Mangel an Vorstellungskraft, die den Marketinghype durchbricht und sich darauf konzentriert, wie das Unternehmen genau davon profitieren kann. In diesem Blog wird untersucht, wie ein innovativer Ansatz für die digitale Ingenieurtechnik helfen kann, die Gestaltung komplexer elektronischer Systeme zu verändern, indem die Entwurfszeit und -kosten reduziert, funktionale Produktfehler verringert und die Fertigungserträge gesteigert werden.

Was wäre, wenn…

Heute werden integrierte Schaltungen (ICs) und Leiterplatten (PCBs) von mehreren Teams, die unterschiedliche Methoden und Werkzeuge verwenden, getrennt und auf unterschiedlichen Zeitplänen entworfen. IC-Designs führen, und PCB-Designs folgen, weil PCBs davon abhängen, wie ICs als elektronische Komponenten entworfen und verpackt werden. Aber was wäre, wenn Siliziumchips, IC-Packages und PCBs gleichzeitig und kollaborativ im Kontext der gleichen Systemanforderungen entworfen werden könnten, um eine optimale Systemleistung zu gewährleisten? Was, wenn dies auch die gesamte Produktentwicklungszeit verkürzen und die Leistungsrisiken des Produkts minimieren würde?

Das Aufkommen der chipletgesteuerten 3D-IC-Packages zusammen mit dem Aufkommen des PLM-gesteuerten digitalen Fadens macht dies möglich, aber nur, wenn sich die Rückverfolgbarkeit des digitalen Fadens so entwickelt, dass sie Folgendes umfasst:

    • Modellbasierte Systemtechnik (MBSE)
    • IC-Design-Methodologien (Siliziumchips und IC-Packages)
    • PCB-Design-Methodologien
    • Simulation und Prozessdaten-Management (SPDM) Lösungen

Die erstaunlichen Chiplets

Chiplet-gesteuerte 3D-ICs sind eine disruptive Silizium-Design- und Verpackungstechnologie zur Herstellung immer leistungsfähigerer IC-Komponenten. Diese ICs werden oft als System in Package (SiP) bezeichnet. Chiplets und SiPs ermöglichen es zusammen, mehr Transistoren in weniger Platz unterzubringen, wodurch die Leistung und die Funktionalität stetig steigen. Sie führen auch zu niedrigeren Designkosten, schnelleren Designzyklen und höheren Fertigungserträgen als der traditionellere Ansatz des System on Chip (SoC), wie von TrendForce hervorgehoben.

SiPs entstehen durch die Integration von unabhängig entworfenen und hergestellten kleinen und funktionsspezifischen Silizium-Chiplets. Wiederverwendete und neu entworfene Chiplets werden nebeneinander und/oder übereinander angeordnet und innerhalb eines einzigen physischen IC-Packages miteinander verbunden. SoCs hingegen werden mit einem einzigen monolithischen und großen Silizium-Chip erstellt, der alle erforderlichen Funktionen umfasst und in einem einzigen physischen IC-Package untergebracht ist.

Auffallende Ähnlichkeiten zwischen Interposer und PCB

Eine kritische technologische Innovation von SiP ist das Silizium-Interposer-Substrat mit Durchgangs-Silizium-Vias (TSVs). Seine Funktion besteht darin, elektrische Verbindungen zwischen Chiplets bereitzustellen. Dies ähnelt der Struktur der hochdichten Verbindungsleiterplatte (HDI PCB), abgesehen von der Skalierung, dem Substratmaterial und dem Herstellungsprozess. In beiden Fällen werden horizontale Verbindungen mit Kupfer auf Substratschichten abgebildet, und vertikale Verbindungen sind mit Kupfer gefüllte Vias durch die Substratschichten. Vias verbinden auch Beulen/Stifte der Chiplets/Komponenten. Auf diese Weise können Chiplets im SiP elektrisch miteinander verbunden werden wie Komponenten auf PCBs.

Diese Ähnlichkeiten zwischen den physischen Interconnects von SiP und PCB sind der Industrie nicht entgangen, wie durch Vorschläge zur vollständigen Eliminierung von PCBs (hier) veranschaulicht wird. Absolut faszinierend!

Performance-Optimierung

Interconnects innerhalb von IC-Packages und auf PCBs bestimmen gemeinsam die Gesamtleistung des Produkts, da die physikalischen Eigenschaften dieser Interconnects (Länge, Querschnitt, Geometrie, Position) zusammen bestimmen, wie schnell ein Hochgeschwindigkeitssignal durch alle von ihnen reisen kann (siehe Signal-Integrität). Das ist entscheidend, da die Leistung eine der wichtigsten Anforderungen des gesamten elektronischen Systems ist, und die Interconnects beeinflussen die Taktrate, das Timing-Budget, die Leistungsversorgung, das Wärmemanagement und mehr. Dennoch wird die Optimierung dieser Interconnects heute separat in Siliziumchips, IC-Packages und PCBs durchgeführt. Die einzelnen Designteams arbeiten getrennt, und daher gibt es keine Kommunikation oder Zusammenarbeit zwischen ihnen. Aber Chiplets und SiPs bieten die Möglichkeit, dies aufgrund der folgenden Punkte zu ändern:

  • Die Designzeit für Chiplets ist kürzer als für SoC-Chips, weil Chiplets weniger Funktionalität implementieren und physisch kleiner sind
  • Die Designzeit für SiP-Packages ist kürzer als für SoC-Packages, da vorhandene Chiplets für Standardfunktionen mit designspezifischen Chiplets wiederverwendet werden
  • Probleme mit der Signal-Integrität der SiP-Interposer und PCB-Interconnects sind ähnlich und werden mit den gleichen Simulationsmethodologien verwaltet

Das Ergebnis ist, dass die Designzeit eines SiP immer näher an die Designzeit eines komplexen PCB herankommt, das SiPs verwendet. Dies ermöglicht theoretisch eine gleichzeitige Co-Design- und Interconnect-Optimierung über neue Chiplets (IO-Puffer und Mikrobump-Standorte), Chiplet-Anordnung im SiP (Interposer), SiP/PCB-Interconnects und PCB-Interconnects hinweg. Das Ziel wäre, die höchstmögliche Leistung für die gesamte Interconnect-Implementierung zu erreichen, anstatt eine spezifische Leistung in einem bestimmten Teil der Implementierung zu maximieren. Daher ergibt sich hier die größte Chance:

Designen auf allen Ebenen der elektronischen Interconnect-Implementierung gleichzeitig, während interaktiv verhandelt und die Einschränkungen innerhalb dieser Ebenen optimiert werden, um sicherzustellen, dass die spezifischen Leistungsanforderungen kollektiv erfüllt werden.

Diese Optimierung sollte unter Berücksichtigung der Tatsache durchgeführt werden, wie die anderen SiPs auf demselben PCB entworfen und miteinander verbunden sind.

Komplexität abstrahieren

PCB-Designer arbeiten heute weiterhin mit manuellen Layout-Tools (obwohl stark durch Automatisierungsalgorithmen unterstützt) für die Platzierung von Komponenten und die Geometrien des Leiterbahnroutings. Die Chip-Design-Industrie hat jedoch die Details der Siliziumgeometrie schon vor langer Zeit der 100% automatisierten Bildsynthese aus dem Code überlassen, der von Hardware-Beschreibungssprachen (HDL) wie Verilog oder VHDL generiert wurde. Wenn die Chipindustrie das tun konnte, warum kann die PCB-Industrie das nicht auch aus einem Schaltplan oder einem anderen hochrangigen Systemmodell tun?

Ich vermute, dass den PCB-Design-Tool-Anbietern ein Anreiz fehlte, weil sie keine Co-Design-Optimierungsfähigkeit über alle Interconnect-Domänen hinweg hatten.

Elektronische Netlist und ein digitaler Faden

Eine elektronische Netlist ist eine Liste benannter Signale, bei der jedes Signal alle benannten Knoten identifiziert, durch die das Signal fließt. Es ist ein Sonderfall des digitalen Fadens, der in jedem elektronischen Design inhärent ist. Eine Netlist ermöglicht unter anderem die Verwaltung von Leistungsanforderungen, die durch die physikalischen Implementierungen der Interconnects realisiert werden. Aufgrund der Isolation der Designprozesse für Chips, IC-Packages und PCBs basiert jedoch jeder Prozess auf einem inkompatiblen, domänenspezifischen Netlist-Datenmodell. Diese Trennung verhindert eine einheitliche Systemebene-Ansicht der gesamten elektronischen Interconnects über alle Implementierungsdomänen hinweg.

Ohne Rückverfolgbarkeit zwischen diesen individuellen digitalen Netlist-Fäden ist es nicht möglich, die Funktionalität und Leistung des Systemmodells auf hoher Ebene über alle Abstraktions- und Implementierungsdomänen hinweg abzubilden. Es

ist auch nicht möglich, dies gleichzeitig zu tun, während die Gesamtleistung und die Einschränkungen pro Domäne verhandelt und optimiert werden (wieder: Chiplets, Interposer, SiPs und PCBs).

PLM-gesteuerter digitaler Faden

Stellen Sie sich nun vor, dass ein allumfassender PLM-gesteuerter digitaler Faden (Daten und Prozess) die Rückverfolgbarkeit von elektronischen Netlists über alle Interconnect-Domänen hinweg modellieren kann und dies im Kontext des gesamten Systemmodells tut. Ein Modell, das die Rückverfolgbarkeit zu mechanischen, eingebetteten Software- und Kabelbaumteilen des Designs umfasst, da auch diese die Systemleistung beeinflussen. Und kombinieren Sie dies mit der Rückverfolgbarkeit aller zugehörigen Simulationsprozesse und Datenverwaltungsinformationen (SPDM) und der Analyse künstlicher Intelligenz (KI) basierend auf Diensten von großen Sprachmodellen (LLM). Sie können sehen, wie das gesamte elektronische physische Verpackungsdesign (Chiplets, IC-Packages und PCBs) dann automatisch optimiert und aus einer hochrangigen Systemmodellabstraktion implementiert werden könnte. Denken Sie wieder an ein Silizium-Design in VHDL/Verilog-Sprachen mit 100% automatisierter Synthese der physischen Details.

Eine KI/LLM-Verbindung ist entscheidend für diese Vision. Ich habe einige Gedanken dazu in meinem vorherigen Blog geteilt, Die Zukunft der Produktinnovation und PLM – Abstraktion, digitale Fäden und künstliche Intelligenz.

Die disruptive Zukunft von EDA

Ich weiß, dass dies nicht die Arbeitsweise der heutigen Electronic Design Automation (EDA/ECAD)-Tools ist. Aber sie könnten es sein, aufgrund der Fortschritte bei Silizium-Chiplets, SiP-Verpackungen, IC-Fertigung und den modernen PLM-gesteuerten digitalen Fadenplattformen. Wenn sie es täten, würde dies der Industrie immense disruptive Vorteile bieten, indem die Entwurfszeit und -kosten reduziert, funktionale Produktfehler verringert und die Fertigungserträge gesteigert werden. Wie wahrscheinlich ist das? Ziemlich realistisch. Anhand der verschiedenen Fusionen und Übernahmen zwischen den verwandten Anbietern von elektronischen Design-Tools könnte der elektronische Aspekt davon näher sein, als wir denken:

Digitale Transformation und digitale Ingenieurtechnik sind bereits Teil des regulatorischen Umfelds durch Initiativen wie das DoDi 5000.97 des Verteidigungsministeriums und den digitalen Produktpass der Europäischen Union (DPP). Kennen Sie andere disruptive Trends, die sich aus der digitalen Ingenieurtechnik ergeben?

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